​​​​​​​РАЗРАБОТКА И МОДЕЛИРОВАНИЕ ПРИНЦИПИАЛЬНОЙ СХЕМЫ УСТРОЙСТВА ПРИВЕДЕНИЯ ПО МОДУЛЮ

Выполняется разработка принципиальной схемы устройства приведения по модулю для аппа­ратной реализации асимметричных криптоалгоритмов с оптимальными аппаратными затра­тами в САПР Quartus Prime Lite Edition. Выполнено функциональное и временное модели­рование для проверки корректности работы устройства. Приводятся результаты временного моделирования устройства и блока регистра сдвига — одного из основных блоков устройства приведения по модулю. Получена схема устройства быстрого приведения чисел по модулю на уровне регистровых передач (RTL). Сравнительный анализ использованных и имеющихся ре­сурсов FPGA Cyclone VE 5CEBA4F23C7 показал, что для реализации устройства приведения по модулю при n = 6 было задействовано порядка 0,6 % от имеющихся ресурсов низкобюджет­ной FPGA. Это подтверждает возможность использования FPGA Cyclone VE 5CEBA4F23C7 для реализации устройства приведения по модулю для многоразрядных чисел (разрядность n < 1000